El consorcio HMC (Hybrid Memory Cube) informó la semana pasada que sus miembros liberaron el borrador inicial de la especificación de interfaz HMC para un creciente número de interesados. La especificación habilitará a los fabricantes a desarrollar diseños que aprovechen las innovaciones de la memoria HMC, la cual tiene el potencial para aumentar la performance en diversas aplicaciones. El consorcio HMC espera liberar la versión final de la especificación hacia fines de este año.
El borrador inicial de la especificación consta de una interfaz de protocolo y una interconexión de corto alcance a través de capas físicas (PHYs), dirigida principalmente a aplicaciones industriales, redes de alta performance y equipos de medición. El siguiente paso en el desarrollo de la especificación confía en los adoptadores y desarrolladores para refinar la especificación y definir una capa PHY de alcance ultra-corto para aplicaciones que requieren soporte de memoria fuertemente acoplada o de corta proximidad para FPGAs, ASICs y ASSPs.
“Con la disponibilidad del borrador del estándar y las modificaciones de los miembros del consorcio, estamos un paso más cerca de habilitar el Cubo de Memoria Híbrida y la última generación de FPGAs de 28nm para integrarlos fácilmente en sistemas de alta performance”, dijo Rob Sturgill, arquitecto de la empresa Altera. “El continuo progreso entre las compañías que integran el consorcio para definir un nuevo estándar es un buen augurio para las compañías que buscan lograr una performance de sistema y un ancho de banda sin precedentes al incorporar el Cubo de Memoria Híbrida en sus estrategias”.
La especificación de interfaz refleja una colaboración enfocada entre varios de los principales proveedores de tecnología. Micron y Samsung –miembros iniciales del consorcio HMC– están trabajando junto con Altera, ARM, HP, IBM, Microsoft, Open-Silicon, SK Hynix y Xilinx para que HMC allane el camino para una amplia gama de avances en electrónica.
El Cubo de Memoria Híbrida –desarrollado conjuntamente por Intel y Micron– demuestra una nueva aproximación al diseño de memoria, brindando una mejora de siete veces en materia de eficiencia energética por sobre la memoria DDR3 de la actualidad. El Cubo de Memoria Híbrida usa una configuración de chip de memoria apilado, formando un cubo compacto, y emplea una nueva interfaz de memoria altamente eficiente que soporta índices de datos de 1 Tb/seg. (un billón de bits por segundo). Esta tecnología podría derivar en mejoras drásticas en servidores optimizados para computación de nube y para ultrabooks, televisores inteligentes, tabletas, teléfonos y otros dispositivos electrónicos de bajo consumo.
La membresía en el consorcio HMC está disponible para cualquier compañía interesada en participar en el desarrollo de la especificación. El consorcio ya ha respondido al interés de más de 115 potenciales adoptadores.
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