Las características técnicas de los futuros Atom “Silvermont” nos hablan de un núcleo completamente rediseñado que, sin embargo, conserva ciertos principios y conceptos clave de la generación anterior de chips. El saldo final es un incremento de alrededor del 50% en ejecución de instrucciones por ciclo, lo cual se verá impulsado por mayores frecuencias de reloj y mayor integración con subsistemas complementarios (como controladores de memoria mejorados, por ejemplo).
Silvermont tendrá oportunidades adicionales para explotar el paralelismo, gracias a su soporte expandido para ISA, lo cual lleva el rendimiento de la arquitectura prácticamente a un nivel de paridad con los procesadores para equipos de escritorio de clase “Westmere”. Esto implica soporte para extensiones SSE4.1 y 4.2, junto con encriptación AES-NI. Las extensiones AVX no están soportadas en la nueva arquitectura, lo cual es lógico dado el propósito mismo de los chips Atom. Tampoco se incluye soporte expandido para virtualización, si bien esto podría ser un plus en el prometedor mercado de los micro-servidores.
La integración entre el módulo Silvermont de doble núcleo y el resto de los componentes del chip se llevará a cabo mediante una nueva arquitectura de entramado que debería ofrecer mayores tasas de transferencia y una integración más sencilla que el esquema de bus frontal interno que se utilizaba en generaciones anteriores.
A pesar de que Silvermont parte de un completo rediseño de la arquitectura Atom, ciertos principios y conceptos de la familia de chips se mantienen intactos, lo que hace parecer que se tratara de un mero paso evolutivo; por ejemplo, el núcleo mantiene lo mismos tamaños de caché L1 de instrucciones (32 KB) y de datos (24 KB).
Otro atributo heredado es lo que Intel denomina el pipeline de ejecución de macro-operaciones. La mayoría de los procesadores x86 dividen las instrucciones CISC del ISA x86 en múltiples operaciones simples de microcódigo, pero Silvermont, en cambio, ejecuta a la mayoría de las instrucciones x86 en forma atómica, como instrucciones individuales. Sólo algunas instrucciones x86 heredadas muy complejas se manejan por medio de microcódigo. En comparación con los Atom más antiguos, tales como los de la generación “Saltwell” anterior, el microcódigo de Silvermont agrupa menos instrucciones x86, lo que se traducirá en mayor performance. Es de esperarse que la nueva arquitectura tolere la gran cantidad de código x86 heredado en aplicaciones de uso común mejor que lo que hacen los Atom actuales.
Silvermont puede decodificar dos instrucciones x86 por ciclo de reloj, al igual que su predecesor. Sin embargo, los predictores de bifurcaciones son mayores (lo que hace suponer que serán más precisos) e incluyen una facilidad mejorada para la predicción de bifurcaciones indirectas. También se mejora el buffer de ciclos, el cual detecta ciclos repetitivos de instrucciones, cargando en el buffer la secuencia de instrucciones decodificada (hasta 32 macro-operaciones en Silvermont) y alimentando con esa secuencia al motor de ejecución. El chip puede luego apagar sus unidades de obtención (fetch) y decodificación mientras se ejecuta el ciclo de instrucciones decodificadas para ahorrar energía.
Las unidades de ejecución fueron rediseñadas en la generación Silvermont con una mezcla diferente de recursos. La FPU tiene 128 bits de ancho, aunque el multiplicador de punto flotante tiene 64 bits de ancho, asemejando a la arquitectura anterior de Atom.
Las cargas de trabajo fuera de orden tienen soporte en Silvermont. Hay una única unidad de generación de direcciones, con una cola de reenvío que la precede. En cierta forma misteriosa, la arquitectura puede manejar una carga y un almacenamiento en paralelo cuando se usa esa cola. Las cachés poseen mayores buffers lookaside de traducción, lo cual hará posible accesos más rápidos.
Una consecuencia de la migración a la ejecución fuera de orden es que el pipeline es efectivamente más corto para instrucciones que no requieren acceso a la caché. La penalidad para la predicción errónea de bifurcaciones en el pipeline en-orden de la generación anterior (Saltwell) era de 13 ciclos, habiéndose reducido a 10 ciclos en Silvermont.
El resultado final de todas las mejoras de la arquitectura Silvermont, desde la obtención y decodificación hasta el retiro, es alrededor de un 50 por ciento en ejecución de instrucciones por ciclo de reloj en relación a la generación anterior. Esa mejora se verá aumentada por mayores frecuencias de reloj y una integración en SoCs con subsistemas complementarios más veloces, como por ejemplo controladores de memoria mejorados.
En el próximo capítulo veremos los aspectos finales de la arquitectura Silvermont, junto con las conclusiones en relación al destino que tendrá la nueva plataforma de Intel para sistemas de bajo consumo y pequeño formato.
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